STLC5464 查看數據表（PDF） - STMicroelectronics
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STLC5464 Datasheet PDF : 83 Pages
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STLC5464
LIST OF FIGURES
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I
PIN INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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II
BLOCK DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
14
Figure 1 : General Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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III
FUNCTIONAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 2 : Switching Matrix Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 3 : Unidirectional and Bidirectional Connections . . . . . . . . . . . . . . . . . . . . . .
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Figure 4 : Loop Back . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
17
Figure 5 : Variable Delay through the matrix with ITDM = 1 . . . . . . . . . . . . . . . . . . .
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Figure 6 : Variable Delay through the matrix with ITDM = 0 . . . . . . . . . . . . . . . . . . .
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Figure 7 : Constant Delay through the matrix with SI = 1 . . . . . . . . . . . . . . . . . . . . .
20
Figure 8 : HDLC and DMA Controller Block Diagram . . . . . . . . . . . . . . . . . . . . . . . .
22
Figure 9 : Structure of the Receive Circular Queue . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 10 : Structure of the Transmit Circular Queue . . . . . . . . . . . . . . . . . . . . . . . . .
25
Figure 11 : D, C/I and Monitor Channel Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 12 : Multi-HDLC connected to µP with multiplexed buses . . . . . . . . . . . . . . . .
29
Figure 13 : Multi-HDLC connected to µP with non-multiplexed buses . . . . . . . . . . . .
29
Figure 14 : Microprocessor Interface for INTEL 80C188 . . . . . . . . . . . . . . . . . . . . . . .
29
Figure 15 : Microprocessor Interface for INTEL 80C186 . . . . . . . . . . . . . . . . . . . . . . .
29
Figure 16 : Microprocessor Interface for MOTOROLA 68000 . . . . . . . . . . . . . . . . . . .
30
Figure 17 : Microprocessor Interface for ST9 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
30
Figure 18 : 128K x 8 SRAM Circuit Memory Organization . . . . . . . . . . . . . . . . . . . . .
32
Figure 19 : 512K x 8 SRAM Circuit Memory Organization . . . . . . . . . . . . . . . . . . . . .
32
Figure 20 : 256K x 16 DRAM Circuit Organization . . . . . . . . . . . . . . . . . . . . . . . . . . .
32
Figure 21 : 1M x 16 DRAM Circuit Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
33
Figure 22 : 4M x 16 DRAM Circuit Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
33
Figure 23 : Chain of n Multi-HDLC Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
33
Figure 24 : MHDLC Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
34
Figure 25 : VCXO Frequency Synchronization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 26 : The Three Circular Interrupt Memories . . . . . . . . . . . . . . . . . . . . . . . . . . .
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IV
DC SPECIFICATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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V
CLOCK TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 27 : Clocks received and delivered by the Multi-HDLC . . . . . . . . . . . . . . . . . .
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Figure 28 : Synchronization Signals received by the Multi-HDLC . . . . . . . . . . . . . . . .
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Figure 29 : GCI Synchro Signal delivered by the Multi-HDLC . . . . . . . . . . . . . . . . . . .
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Figure 30 : V* Synchronization Signal delivered by the Multi-HDLC . . . . . . . . . . . . . .
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VI
MEMORY TIMING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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Figure 31 : Dynamic Memory Read Signals from the Multi-HDLC . . . . . . . . . . . . . . .
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Figure 32 : Dynamic Memory Write Signals from the Multi-HDLC . . . . . . . . . . . . . . .
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Figure 33 : Static Memory Read Signals from the Multi-HDLC . . . . . . . . . . . . . . . . . .
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Figure 34 : Static Memory Write Signals from the Multi-HDLC . . . . . . . . . . . . . . . . . .
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